`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   20:59:57 03/28/2013
// Design Name:   but_pulse_gen
// Module Name:   C:/ASU/CSE320/Project2/rtl/tb_exec_ctrl.v
// Project Name:  Project2
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: but_pulse_gen
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module tb_exec_ctrl;

	// Inputs
	reg btn_in;
	reg sys_clk;
	reg reset;

	// Outputs
	wire btn_out;

	// Instantiate the Unit Under Test (UUT)
	but_pulse_gen uut (
		.btn_out(btn_out), 
		.btn_in(btn_in), 
		.sys_clk(sys_clk), 
		.reset(reset)
	);

	initial begin
		// Initialize Inputs
		btn_in = 0;
		sys_clk = 0;
		reset = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here

	end
      
endmodule

